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混合掃描測試解決方案
一、背景
掃描測試是測試集成電路的標準方法。絕大部分集成電路生產測試是基于利用掃描邏輯的 ATPG（自動測試向量生成）。掃描 ATPG特點是結果的可預測性高并且效果不錯。它還能實現的缺陷診斷，有助于進行分析并改進。隨著集成電路尺寸的增長并且制造工藝的規模越來越小，嵌入式壓縮被加入了掃描 DFT（可測性設計）邏輯，從而將測試時間縮短了多個數量級。但是，當很少有或沒有可用的測試儀界面時，內置自我測試 (BIST) 十分有必要。但越來越多的集成電路會同時需要這兩種不同類型的測試。嵌入式壓縮和邏輯內置自我測試使用了類似的邏輯方法，因此通過在混合測試解決方案中共享壓縮和內置自我測試邏輯來節省 DFT 邏輯面積就變得十分合理。
二、混合測試方法的優勢
有了混合測試方法，你就能選擇從測試儀中提供嵌入式壓縮 ATPG 向量或在設備邏輯內置自我測試中自動應用和分析向量。你可以憑借在一個或多個區段中（圖1）的中央控制器和共享壓縮解碼器/ LFSR 和壓縮器/MISR 邏輯按照從上到下的流程插入混合邏輯。你也可以按照從下到上的流程插入混合邏輯，使你能夠在每個區段完成邏輯插入，包括包裝器 (Wrapper) 隔離鏈。擁有混合測試邏輯的區段能夠用于任何一種集成電路中并且邏輯內置自我測試或區塊嵌入式壓縮向量能夠被直接重復使用。即插即用邏輯和向量方法在*集成電路中節省了大量的 ATPG 時間。
混合測試解決方案，壓縮（嵌入式決定性測試）和邏輯內置自我測試共享大部分解碼器/ LFSR 和壓縮器 /MSIR 邏輯
嵌入式壓縮 ATPG 為混合解決方案中的邏輯內置自我測試帶來了優勢。由于嵌入式壓縮 ATPG 擁有出色的生產缺陷檢測功能，邏輯內置自我測試就不需要擁有強大的缺陷檢測能力。因此，隨機向量抵抗邏輯所需的測試點相應要少，從而大大減少邏輯內置自我測試面積。嵌入式壓縮的另一個優勢就是低功耗測試。混合測試方法利用低功耗移位邏輯，因此用戶能夠在 ATPG 或內置自我測試中選擇切換活動。
同樣地，混合方法中的邏輯內置自我測試為嵌入式壓縮 ATPG 帶來了優勢。邏輯內置自我測試為去除未知狀態而使用的 X-bounding 對于在 MISR 內生成可預測的信號十分必要。它還能加強 ATPG 電路的可測性，尤其是在增加更多測試點的情況下。因此，混合方法中的邏輯內置自我測試基礎架構能夠使嵌入式壓縮 ATPG 擁有更高覆蓋和更少向量。
三、研究報告總結
以上就是混合測試方法吸引邏輯內置自我測試用戶的所有理由。有了這種方法，老化不再需要測試儀來應用 ATPG 向量，因為用戶能夠使用邏輯內置自我測試，并且整體 ATPG 壓縮和向量數目能夠得到改進。
作者簡介
Ron Press 是明導硅測試解決方案產品的技術營銷。他在測試和 DFT（可測性設計）行業有著25年的經驗，曾多次出席各地的 DFT 和測試研討會。他出版了數十篇與測試相關的論文，是測試會議 (ITC) 指導委員會的成員、IEEE 計算機學會 (IEEE Computer Society) 的 Golden Core 成員以及 IEEE 的會員。Press 擁有多項減少引腳數測試和無干擾時鐘切換的。